Printer Friendly

Laikinio skaitmeninio keitiklio skiriamosios gebos didinimas.

Santrauka. Laikinis skaitmeninis keitiklis (LSK) yra vienas pagrindiniu visiUkai skaitmenines strukturos daPnio sintezatoriaus (DS) bloku, atliekantis fazes detektoriaus funkcija. LSK iUejimo signalas yra skaitmeninis, todel jis daro itaka kvantavimo triukUmui daPnio sintezatoriaus iUejime. Siekiant gerinti DS iUejimo triukUmo lygi, reikia didinti LSK skiriamaja geba. Ja galima didinti tobulinant KMOP technologija arba LSK struktura. Pats paprasciausias LSK yra paremtas inverteriu velinimo linija, o jo skiriamoji geba yra atvirkUciai proporcinga maPiausiam laiko tarpui, kuri galima iUmatuoti tokiu LSK--t. y. inverterio velinimo trukmei. Jos maPinimas yra technologinio LSK skiriamosios gebos didinimo esme. Darbe yra parodoma inverterio velinimo trukmes priklausomybe nuo technologiniu parametru ir skaiciuojamos jos reikUmes taikant 65 nm KMOP technologija. Skaiciavimai rodo, kad inverterio velinimo trukme taikant Uia technologija gali kisti nuo 7 ps iki 54 ps. Kai yra projektavimo apribojimas, norint taikyti tam tikra KMOP technologija, pagal kuria inverterio velinimo trukme negarantuoja reikiamo DS fazes triukUmo lygio, reikia tobulinti LSK struktura. Tobulinant LSK struktura, siekiama iUmatuoti laiko tarpa, maPesni nei inverterio velinimo trukme. Darbe yra apPvelgiamos LSK strukturos, kuriomis galima iUmatuoti subinverterines laiko trukmes: LSK--Vernier velinimo linija, LSK--2D Vernier plokUtuma, stochastinis LSK, Piedinis LSK ir daugiapakopis LSK.

ReikUminiai PodPiai: laikinis skaitmeninis keitiklis, skiriamoji geba, velinimo trukme, KMOP.

Ivadas

Laikinis skaitmeninis keitiklis--tai itaisas, suteikiantis laiko tarpui tarp dvieju signalu frontu skaitmenine iUraiUka (Staszewski et al. 2006). Pastaruoju metu jis daPnai naudojamas kaip fazes detektorius visiUkai skaitmeninese fazes derinimo kilpose (FDK), atliekanciose daPnio sintezatoriaus (DS) funkcija irengtuose daPnio sintezatoriuose (DS) (1 pav.).

Pats paprasciausias LSK yra paremtas inverteriu velinimo linija (2 pav.) (Staszewski et al. 2006; Effendrik et al. 2011). Jame SVG generuojamas signalas sklinda inverteriu velinimo linija, o atraminio signalo frontu Uis signalas fiksuojamas po kiekvieno velinimo elemento. LSK iUejime yra gaunamas pseudotermometrinis kodas, kuri iUkodavus gaunama informacija apie laiko tarpa, skirianti atraminio ir generuojamo signalo frontus.

MaPiausias laiko tarpas, kuri galima pamatuoti tokiu LSK, yra inverterio velinimo trukme [t.sub.res] = [?t.sub.inv], o LSK skiriamoji geba:

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII] (1)

LSK iUejimo signalas yra skaitmeninis, todel jis daPnio sintezatoriaus iUejime sukuria kvantavimo triukUma. Yra iUvesta analitine LSK kuriamo maPiausio fazes triukUmo lygio DS artimojoje srityje (angl. in-band) iUraiUka (Staszewski et al. 2011):

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII] (2)

cia [F.sub.SVG]--generuojamojo signalo daPnis, [F.sub.REF]--atraminio signalo daPnis, [t.sub.res]--maPiausias LSK iUmatuojamas laiko tarpas.

IU (2) iUraiUkos matyti, kad LSK kuriamas triukUmas priklauso nuo generuojamojo ir atraminio signalu daPniu bei LSK skiriamosios gebos maPiausios vertes. Generuojamojo ir atraminio signalu daPniai yra daPnio sintezatoriaus technines uPduoties (reikalavimu) parametrai. Todel LSK kuriama triukUma galima sumaPinti tik didinant jo skiriamaja geba. Tai galima pasiekti dviem budais: tobulinant KMOP integriniu grandynu (IG) gamybos technologija arba tobulinant LSK struktura.

Technologinis LSK skiriamosios gebos didinimas

Tokio skiriamosios gebos didinimo esme--tobulinti KMOP IG technologija, siekiant sumaPinti inverteriu velinimo trukme, kuri apibrePiama kaip inverterio iUejimo signalo kylanciojo ir krentanciojo frontu velinimo trukmiu vidurkis (Razavi 2013):

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII] (3)

cia [t.sub.kl] ir [t.sub.kr]--inverterio iUejimo signalo kylancio o ir krenkltanciojo frontu velinimo trukmes (3 pav.).

Inverterio iUejimo signalo kylanciojo fronto velinimo trukme [t.sub.kl] apibrePiama kaip laiko tarpas, per kur inverterio iUejimo signalas pakyla nuo nulines itampos iki puses maitinimo tampos. Atitinkamai [t.sub.kr]--laiko tarpas, per kur inverterio iUejimo signalas nukrenta nuo maitinimo itampos iki puses maitinimo itampos (3 pav.).

Krentanciojo fronto metu inverterio iejima veikia aukUto loginio lygio signalas (4 pav., a), todel inverteri sudarantis NMOP tranzistorius yra soties busenos, o PMOP tranzistorius--atkirtos busenos. Tokiu atveju inverterio iUejimo talpa bus iUkraunama per NMOP tranzistoriu juo tekancia santakos-iUtakos srove [I.sub.SIn], kuri apytiksliai gali buti iUreikUta (Razavi 2013):

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII] (4)

cia [W.sub.n] ir [L.sub.n]--atitinkamai NMOP tranzistoriaus plotis ir ilgis, [[micro].sub.n]--NMOP tranzistoriaus kruvininku judris, [C.sub.ox]--NMOP tranzistoriaus uPturos oksido savitoi talpa, [V.sub.tn]--NMOP tranzistoriaus atkirtos tampa, [V.sub.DD]--inverterio maitinimo itampa.

Turint tranzistoriaus sroves iUraiUka (4) ir tariant, kad inverterio apkrovos talpa iUkraunama iki puses maitinimo itampos, galima apskaiciuoti krentanciojo fronto velinimo trukme:

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII] (5)

cia [C.sub.L]--inverterio apkrovos talpa.

AnalogiUkai (4) formulei galima iUvesti kylanciojo fronto metu apkrovos talpa ikraunancios PMOP tranzistoriaus sroves formule (6) (4 pav., b) ir iU jos apskaiciuoti kylanciojo fronto velinimo trukme (7), laikant, kad apkrovos talpa ikraunama iki puses maitinimo itampos:

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII] (6)

cia [W.sub.p] ir [L.sub.p]--atitinkamai PMOP tranzistoriaus plotis ir ilgis, [[micro].sub.p]--PMOP tranzistoriaus kruvininku judris, [C.sub.ox]--PMOP tranzistoriaus uPturos oksido savitoji talpa, kuri apytikriai lygi NMOP tranzistoriaus oksido savitajai talpai, [V.sub.tp]--PMOP tranzistoriaus atkirtos tampa, [V.sub.DD]--inverterio maitinimo itampa;

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII] (7)

cia [C.sub.L]--inverterio apkrovos talpa.

Pagal (3), (5) ir (7) formules laikydami, kad PMOP ir NMOP tranzistoriu uPturos oksidu savitosios talpos vienodos, ir manydami, kad PMOP tranzistoriaus plotis yra dvigubai didesnis nei NMOP tranzistoriaus plotis, galime gauti bendraja inverterio velinimo trukmes iUraiUka:

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII]. (8)

Gauta iUraiUka yra apytikre, nes ja iUvedant laikoma, kad NMOP ir PMOP tranzistoriai, kai per juos pradeda teketi inverterio apkrovos talpa ikraunanti arba iUkraunanti srove, neiUeina iU soties rePimo. Be to, taikant Uia formule neivertinami trumpo kanalo efektai. Todel (8) iUraiUka yra tinkama tik greitiems skaiciavimams--ivertinti, kaip technologiniai parametrai veikia velinimo trukme. Norint apskaiciuotus rezultatus priartinti prie realiu velinimo trukmiu, gauta iUraiUka reikia padauginti iU papildomo daugiklio, kuris 65 nm KMOP technologijoje yra lygus:

D = 0,6ln[C.sub.L] +5. (9)

Projektuodamas integrini grandyna pagal konkrecia technologija, projektuotojas negali keisti tranzistoriaus kruvininku judrio, oksido savitosios talpos, atkirtos itampos, kuri nedaug kinta, kai keiciami tranzistoriaus matmenys. Todel pagal (8) iUraiUka, panaudojus daugikli (9), apskaiciuojamos inverteriu velinimo trukmes priklausomybes nuo tranzistoriaus ilgio ir plocio santykio (esant minimaliam uPturos ilgiui), apkrovos talpos ir maitinimo itampos taikant 65 nm KMOP technologija.

Apskaiciuotos inverterio velinimo trukmes priklausomybes nuo apkrovos talpos bei tranzistoriaus ilgio ir plocio santykio bei inverterio velinimo trukmes priklausomybe nuo maitinimo itampos ir apkrovos talpos pateiktos 5 ir 6 pav. Visi atliekant skaiciavimus taikyti technologiniai parametrai yra pateikti 1 lenteleje. Skaiciuojant taip pat ivertinama, kad LSK sudaranciu inverteriu apkrovos talpa negali buti lygi nuliui, nes inverteri apkrauna kitas prie jo prijungtas velinimo linijos inverteris.

IU 5 pav. pateiktu skaiciavimo rezultatu matyti, kad, esant 1,2 V maitinimo itampai, o apkrovos talpai kintant nuo 10 fF iki 100 fF, inverterio velinimo trukme gali kisti nuo 7 ps iki 30 ps.

Skaiciavimo rezultatai, pateikti 6 pav., gauti, esant tranzistoriaus ilgio bei plocio santykiui [W.sub.n]/L lygiam 66,67 ir maitinimo itampai kintant nuo 0,9 V iki 1,4 V IU 6 pav. pateiktu rezultatu matyti, kad inverterio velinimo trukme gali kisti nuo 7,6 ps iki 54 ps.

IU skaiciavimo rezultatu analizes iUplaukia iUvada, kad, didinant tranzistoriu ilgio ir plocio santyki bei didinant maitinimo itampa, inverterio velinimo trukme maPeja ir LSK skiriamoji geba dideja. Tai vyksta del didejancios tranzistoriais tekancios sroves, kuri greiciau ikrauna arba iUkrauna inverterio apkrovos talpa. Didejant apkrovos talpai LSK skiriamoji geba maPeja.

LSK strukturos tobulinimas

Projektuojant integrinius grandynus, daPnai del gamybos kainos, del projektuojamo grandyno suderinamumo su kitais integriniais grandynais ir jau sukurtais blokais arba del kitu priePasciu gali buti taikoma tik tam tikra IG gamybos technologija. Jeigu ja taikant igyvendinamu LSK sudaranciu inverteriu velinimo trukme negarantuoja reikiamos skiriamosios gebos ir triukUmo, apskaiciuoto pagal (1) iUraiUka, lygio, tenka rinktis sudetingesne LSK struktura. ApPvelgsime LSK strukturas, leidPiancias iUmatuoti laiko tarpa, maPesni uP inverterio velinimo trukme.

Vernier velinimo linija. LSK--Vernier velinimo linijoje yra naudojamos dvi velinimo linijos, sudarytos iU velinimo elementu, turinciu skirtingas velinimo trukmes (7 pav.) (Liscidini et al. 2009). Per viena linija yra siunciamas DS generuojamas signalas, per kita--atraminis signalas. Jei pirma ir antra velinimo linija sudaranciu velinimo elementu velinimo trukmes atitinkamai lygios [t.sub.1] ir [t.sub.2], tai tokio LSK skiriamoji geba yra atvirkUciai proporcinga Uiu velinimo trukmiu skirtumui (10):

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII] (10)

Taigi, jei viena iU liniju yra sudaryta iU inverteriu, turinciu maPiausia velinimo trukme, tokio LSK skiriamoji geba yra didesne nei LSK--inverteriu velinimo linijos.

Prie velinimo liniju atitinkamu elementu iUejimu yra prijungti trigeriai, kuriu iUejimo signalo pobudis priklauso nuo to, kokio signalo frontas atkeliavo pirmas--loginis ,,1", jei atraminio signalo, arba loginis ,,0", jei generuojamojo signalo. Kaip ir inverteriu velinimo linijos atveju, gaunamas termometrinis kodas. Ji iUkodavus, taUke, kuriame trigerio iUejimas pakinta iU ,,1" i ,,0", gaunama informacija apie generuojamo ir atraminio signalu frontu skirtuma (fazes skirtuma).

2D Vernier velinimo linija. Dvieju dimensiju (2D) Vernier velinimo linijos veikimas nuo iprastos Vernier velinimo linijos skiriasi tuo, kad laiko skirtumui tarp generuojamojo ir atraminio signalo gauti naudojami dvieju velinimo liniju elementai (8 pav., a) ir visos dvieju velinimo liniju elementu tarpusavio kombinacijos (8 pav., b), tarsi iUdestant dvi linijas dvimateje plokUtumoje X ir Y aUyse--gaunama Vernier plokUtuma (Vercesi et al. 2010).

eioje plokUtumoje taip pat galima atvaizduoti LSK--inverteriu velinimo linija (horizontali tiese) ir klasikine Vernier velinimo linija (istriPa tiese). Taigi toks 2D velinimo linijos apraUymas gali buti naudojamas kaip apibendrintas velinimo liniju apraUymas.

2D Vernier velinimo linijos skiriamoji geba yra lygi dvieju velinimo liniju elementu velinimo trukmiu didPiausiam bendrajam dalikliui (DBD). Lyginant su iprasta Vernier velinimo linija, jei elementu velinimo trukmes yra 3? ir 5?, iprastos Vernier velinimo linijos skiriamoji geba butu lygi 5?--3? = 2?, o 2D Vernier velinimo linijos--?. Be to, tokio LSK iejimo signalu (fazes klaidos) ruoPas yra didesnis del padidejusio tolygaus laiko kvantavimo ruoPo pasiskirstymo: 8 pav., b, matyti, kad jis padidejo nuo ?-5? iki--3?-9?.

eio LSK trukumas--sudetingesnis igyvendinimas, nes reikalinga salygiUkai didele palyginimo matrica. Be to, jai budingi ir iprastos Vernier velinimo linijos trukumai--reikalingas dvieju velinimo liniju elementu velinimo trukmiu DBD ? palaikymas ir liniju derinimas.

Stochastinis LSK. Stochastinio tipo LSK sudarytas iU N vienodu, lygiagreciai sujungtu arbitru (9 pav., ARB N), fksuojanciu atraminio ir generuojamojo signalu frontus (Kratyuk et al. 2009; Samarah, Carusone 2013). Idealiu atveju kiekvienas arbitras sugeneruoja logini ,,0" arba ,,1", priklausomai nuo to, kurio signalo frontas atkeliauja pirmas.

Realybeje arbitrai veikia esant tam tikriems netikslumams, pasireiUkiantiems del ivairiu neidealiu reiUkiniu. Arbitro iUejimo signalo nusistovejimo trukme ilgeja, kai laiko skirtumas tarp generuojamojo ir atraminio signalu frontu tampa maPas--pasireiUkia metastabilumo efektas. Be to, del elektroniniu itaisu, sudaranciu arbitrus, parametru sklaidos kiekvienas arbitras iejime turi tam tikra itampos poslinki (9 pav., itampos Ualtiniai [V.sub.OFN]). Del Uio poslinkio arbitru iejimo signalu ribines (suveikimo) itampos vertes Uiek tiek skiriasi. Turint dideli arbitru skaiciu, Uios ribines itampos poslinkiai pasiskirsto pagal Gauso desni esant standartiniam nuokrypiui [s.sub.V]. Iejimo itampos pokyciai transformuojasi i iejimo signalo laiko pokycius. Todel jie taip pat iUsideste pagal Gauso desni esant standartiniam nuokrypiui [s.sub.T].

[s.sub.V] ir [s.sub.T] susije [s.sub.T] = [s.sub.V]/S, cia S yra iejimo signalo fronto statumas. Del Uiu neidealumu realybeje visu arbitru iUejimai nepasikeis vienu metu ir jie nebutinai bus vienodi. Susumavus visu arbitru iUejimu signalus, gaunama informacija apie faziu skirtuma.

Stochastinio LSK skiriamoji geba yra lygi:

[MATHEMATICAL EXPRESSION NOT REPRODUCIBLE IN ASCII] (11)

cia N--arbitru skaicius, S--iejimo signalo fronto statumas, [s.sub.V] ir [s.sub.T]--atitinkamai itampos ir laiko skirstiniu standartiniai nuokrypiai.

Taigi didinti stochastinio LSK skiriamaja geba galima didinant arbitru skaiciu, signalo statuma ir maPinant elementu sklaida. Jo trukumas--maPas iejimo signalu fazes skirtumo ruoPas.

LSK, paremti Piediniu generatoriumi. Aiediniai generatoriai gali buti naudojami laikiniam skaitmeniniam keitikliui sudaryti (10 pav.) (Cheng et al. 2016).

Tokiu atveju turi buti naudojamas daugiakelis (angl. multipath) Piedinis generatorius. Jo velinimo elementu iejimai sujungiami su keliu velinimo elementu iUejimais, pvz., 10 pav. parodyto velinimo elemento PMOP tranzistorius sujungtas su penktojo prieU ji einancio velinimo elemento iUejimu, o NMOP tranzistoriai sujungti su atitinkamai treciojo ir pirmojo prieU ji esancio velinimo elemento iUejimu. Toks jungimas leidPia paankstinti velinimo elemento persijungimo laika.

LSK, paremto Piediniu generatoriumi, skiriamoji geba gali buti padidinama 5-6 kartus, lyginant su LSK--inverteriu velinimo linija.

Daugiapakopiai LSK. Laikiniai skaitmeniniai keitikliai gali buti sudaromi iU keliu LSK, kuriu skiriamoji geba yra skirtinga (11 pav).

Pirmuju LSK pakopu skiriamoji geba yra maPiausia, paskutiniu--didPiausia. PavyzdPiui, LSK--velinimo linija sklindancio signalo suvelinta versija, kurios frontas yra arciausiai atraminio signalo fronto, gali buti jungiama i stochastinio LSK iejima (Samarah, Carusone 2013). Tokiu atveju gaunama skiriamoji geba, lygi stochastinio LSK skiriamajai gebai, ir LSK--velinimo linijos iejimo signalu fazes skirtumo ruoPas.

IUvados

1. LSK skiriamoji geba veikia daPnio sintezatoriaus iUejimo fazes triukUma. Norint sumaPinti fazes triukUmo lygi, reikia didinti skiriamaja geba. Tai galima pasiekti tobulinant KMOP technologija arba LSK struktura.

2. Tobulinant KMOP technologija siekiama gauti kuo maPesne inverterio velinimo trukme. Projektuotojas, taikydamas konkrecia technologija, negali keisti daugelio technologiniu parametru: tranzistoriaus kruvininku judrio, oksido savitosios talpos, atkirtos itampos. Todel inverterio velinimo trukme galima didinti tik maPinant uPturos ilgi, didinant tranzistoriaus matmenu plocio ir ilgio santyki, maitinimo itampa. Tokiu atveju yra didinama tranzistoriaus srove, kuri greiciau ikrauna arba iUkrauna LSK sudaranciu inverteriu apkrovos talpa.

3. Skaiciavimo rezultatai rodo, kad, taikant 65 nm KMOP technologija, apkrovos talpai kintant nuo 10 fF iki 100 fF, maitinimo itampai esant 1,2 V, tranzistoriaus plocio ir ilgio santykio vertems esant 66,67, 133,33 ir 266,67, inverterio velinimo trukme kinta nuo 7 ps iki 30 ps. Esant tranzistoriaus ilgio ir plocio santykiui lygiam 66,67, maitinimo itampai kintant nuo 0,9 V iki 1,4 V, inverterio velinimo trukme gali kisti nuo 7,6 ps iki 54 ps.

4. Tobulinant LSK struktura, siekiama iUmatuoti laiko tarpa, maPesni uP inverterio velinimo trukme. Tai galima atlikti naudojant tokias LSK strukturas: LSK--Vernier velinimo linija, LSK--2D Vernier plokUtuma, stochastini LSK, Piedini LSK, daugiapakopi LSK. Paminetu LSK projektavimas sudetingeja del jiems butinu papildomu skaitymo, sinchronizavimo, derinimo grandynu projektavimo.

Literatura

Cheng, Z.; Zheng, X.; Deen, M. J.; Peng, H. 2016. Recent developments and design challenges of high-performance ring oscillator CMOS time-to-digital converters, IEEE Transactions on Electron Devices 63(1): 235-251. https://doi.org/10.1109/TED.2015.2503718

Effendrik, P.; Jiang, W.; van de Gevel, M.; Verwaal, F.; Staszewski, R. B. 2011. Time-to-digital converter (TDC) for WiMAX ADPLL in 40 nm CMOS, in 20th European Conference on Circuit Theory and Design (ECCTD), 29-31 August 2011, Linkoping, Sweden, 365-368.

Kratyuk, V.; Hanumolu, P. K.; Ok, K.; Moon, U. K.; Mayaram, K. 2009. A digital PLL with a stochastic time-to-digital converter, IEEE Transactions on Circuits and Systems I: Regular Papers 56(8): 1612-1621. https://doi.org/10.1109/TCSI.2008.2010109

Liscidini, A.; Vercesi, L.; Castello, R. 2009. Time to digital converter based on a 2-dimensions Vernier architecture, in IEEE 2009 Custom Integrated Circuits Conference (CICC), 13-16 September 2009, San Jose, CA, United States, 45-48.

Razavi, B. 2013. Fundamentals of Microelectronics. 2nd ed. Wiley. 928 p.

Samarah, A.; Carusone, A. C. 2013. A digital phase-locked loop with calibrated coarse and stochastic fine TDC, IEEE Journal of Solid-State Circuits 48(8): 1829-1841. https://doi.org/10.1109/JSSC.2013.2259031

Staszewski, R. B.; Vemulapalli, S.; Vallur, P.; Wallberg, J.; Balsara, P. T. 2006. 1.3 V 20 ps Time-to-digital converter for frequency synthesis in 90-nm CMOS, IEEE Transactions on Circuits and Systems II: Express Briefs 53(3): 220-224. https://doi.org/10.1109/TCSII.2005.858754

Staszewski, R. B.; Waheed, K.; Dulger, F.; Eliezer, O. E. 2011. Spur-free multirate all-digital PLL for mobile phones in 65 nm CMOS, IEEE Journal of Solid-State Circuits 46(12): 2904-2919. https://doi.org/10.1109/JSSC.2011.2162769

Vercesi, L.; Liscidini, A.; Castello, R. 2010. Two-dimensions vernier time-to-digital converter, IEEE Journal of Solid-State Circuits 45(8): 1504-1512. https://doi.org/10.1109/JSSC.2010.2047435

Marijan JURGO (1), Romualdas NAVICKAS (2)

Vilniaus Gedimino technikos universitetas, Vilnius, Lietuva

El. paUtas: (1) marijan.jurgo@vgtu.lt; (2) romualdas.navickas@vgtu.lt

INCREASING A RESOLUTION OF TIME TO DIGITAL CONVERTER

M. Jurgo, R. Navickas

Abstract

Time to digital converter (TDC) is one of the main blocks of all-digital frequency synthesizer (FS), where it is used as phase detector. The output of TDC is digital, therefore it introduces quantization noise to the output of FS. The resolution of TDC has to be increased, to improve phase noise level at the output of FS. It can be achieved by improving CMOS technology or structure of the TDC. The simplest TDC is based on inverter delay line. Its resolution is inversely proportional to the time interval, which can be measured with such TDC, i.e. delay time of the inverter. Decreasing of this delay is essence of technological increasing of TDC's resolution. In this work the dependency of inverter delay on technological parameters is shown and its value is calculated in 65 nm CMOS technology. Calculations show, that in this technology delay time of the inverter can vary from 7 ps to 54 ps. If the design is restricted to the usage of specific CMOS technology, in which inverter's delay does not ensure needed noise level at the output of FS, structure of the TDC needs to be improved. The aim of this improvement is to measure time interval smaller than inverter's delay. Some of the TDC structures, which can measure sub-inverter delay time, are reviewed in this work: TDC--Vernier delay line, TDC--2D Vernier plane, stochastic, ring and multistage TDCs.

Keywords: time to digital converter, resolution, delay time, CMOS.

Caption: 1 pav. Supaprastinta visiUkai skaitmeninio daPnio sintezatoriaus struktura: SVG--skaitmeniniu budu valdomas generatorius, LSK--laikinis skaitmeninis keitiklis Fig. 1. Simplified structure of all-digital frequency synthesizer. SVG--digitally controlled oscillator (DCO), LSK--time to digital converter (TDC)

Caption: 2 pav. Laikinis skaitmeninis keitiklis--inverteriu velinimo linija (a) ir jos signalai (b) Fig. 2. Time to digital converter--inverter delay line (a) and its signals (b)

Caption: 3 pav. Inverterio iUejimo signalo velinimo trukme Fig. 3. Delay of inverter's output signal

Caption: 4 pav. Inverterio apkrovos talpos iUkrovimas ir ikrovimas esant aukUtam (a) ir Pemam (b) loginiam iejimo signalo lygiui inverterio iejime Fig. 4. Discharge and charge of inverter's load capacitor when logic level of input signal is respectively high (a) and low (b)

Caption: 5 pav. Inverterio velinimo trukmes priklausomybe nuo apkrovos talpos bei tranzistoriaus ilgio ir plocio santykio Fig. 5. Dependency of inverter's delay time on load capacitance and ratio of width and length of transistors

Caption: 6 pav. Inverterio velinimo trukmes priklausomybe nuo maitinimo itampos ir apkrovos talpos Fig. 6. Dependency of inverter's delay time on supply voltage and load capacitace

Caption: 7 pav. LSK--Vernier velinimo linija Fig. 7. TDC--Vernier delay line

Caption: 8 pav. LSK--Vernier velinimo linijos (a) ir 2D Vernier velinimo linijos (b) palyginimas Fig. 8. TDC--Comparison of Vernier delay line (a) and 2D Vernier delay line (b)

Caption: 9 pav. Stochastinis LSK Fig. 9. Stochastic TDC

Caption: 10 pav. LSK, paremtas daugelio keliu Piediniu generatoriumi Fig. 10. TDC based on multipath ring oscillator

Caption: 11 pav. Daugiapakopis LSK Fig. 11. Multistage TDC
1 lentele. Skaiciavimams atlikti taikomi 65 nm technologijos
parametrai
Table 1. Parameters of 65 nm CMOS technology used for calculations

Parametras                                  Verte

L, nm                            60
[W.sub.n], [micro]m               4        8       16
[W.sub.n]/ L                  66,67   133,33   266,67
[C.sub.OX], mF/[m.sup.2]       12,8
[C.sub.L], fF                    10       50       90
[V.sub.tn], mV                359,5
[V.sub.tp], mV               -413,8
[micro]n, [m.sup.]2 / (Vs)   0,0211
[micro]p, [m.sup.2] / (Vs)   0,0080
COPYRIGHT 2017 Vilnius Gediminas Technical University
No portion of this article can be reproduced without the express written permission from the copyright holder.
Copyright 2017 Gale, Cengage Learning. All rights reserved.

Article Details
Printer friendly Cite/link Email Feedback
Author:Jurgo, Marijan; Navickas, Romualdas
Publication:Science - Future of Lithuania
Article Type:Report
Date:Jun 1, 2017
Words:3175
Previous Article:Flyback tipo transformatoriaus sklaidos srauto mainimo tyrimas.
Next Article:Daugiastandarciu siustu\tj-imtuvu lc itampa valdomu generatoriu pagrindiniu parametru analize.
Topics:

Terms of use | Privacy policy | Copyright © 2022 Farlex, Inc. | Feedback | For webmasters |