Printer Friendly

Integrated analog filter tuning system design/Integriniu analoginiu filtru savaiminio derinimo sistemos projektavimas.

Ivadas

Filtrai naudojami vaizdo signalu procesoriuose, standziuju disku skaitymo/rasymo itaisuose, balso atpazinimo sistemose ir bevielio rysio daugiastandarciuose siustuvuose-imtuvuose (Vasilopoulos et al. 2006).

Filtruojant signalus gali buti naudojamos ivairios filtru strukturos--aktyvieji RC, gm-C, OTA-C ar perjungiamos talpos/sroves filtrai. Is visu paminetu strukturu tik tolydziojo laiko aktyvaus RC filtro struktura pasizymi didziausiu isejimo dinaminiu diapazonu (Chen et al. 2008). Del sios priezasties tokie filtrai dazniausiai naudojami itaisuose, kur signalo-triuksmo santykis yra svarbus parametras.

Tikslinga dauguma elektroniniu itaisu sutalpinti i integrinius grandynus (IG)--taip sumazinamas irenginiu spausdintiniu ploksciu plotas, irenginio dydis bei vartojamoji galia. Tobulejancios IG gamybos technologijos leidzia i viena lusta sutalpinti vis didesni kieki elektroniniu komponentu. Taciau net tobulejant IG gamybos technologijoms, vis dar islieka reiksmingas tokiu grandynu trukumas--komponentu verciu paklaidos.

Integriniuose grandynuose aktyviuju RC filtru daznines charakteristikas nulemia IG komponentai rezistoriai, kondensatoriai, tranzistoriai. Komponentu verciu pokyciai del temperaturos, senejimo ar IG gamybos procesu netolydumo gali keisti filtro daznines charakteristikas. Del sios priezasties IG filtruose butina numatyti papildomus grandynus, kurie kompensuotu minetus verciu pokycius.

Darbe sudaroma metodika, kuria remiantis projektuojama filtro perjungiamu rezistoriu matrica. Po to aprasoma integrinio aktyviojo RC filtro savaiminio derinimo sistemos struktura, pateikiami kompiuterinio skaiciavimo rezultatai ir formuluojamos isvados.

Perjungiamu rezistoriu martricos projektavimas

Aktyviuju RC filtru praleidziamos dazniu juostos (PDJ) ribas nulemia ji sudaranciu rezistoriu ir kondensatoriu vertes. Norint keisti aktyviojo RC filtro daznines charakteristikas, reikia keisti vieno is siu komponentu verte. Literaturoje aprasytuose koreguojamos PDJ aktyviuosiuose RC filtruose PDJ dazniausiai keiciama perjungiant kondensatoriu matricas (Lim et al. 2005; Chen et al. 2008). Tokiu atveju komponentu verciu svyravimai del temperaturos bei IG gamybos procesu netolydumo koreguojami naudojant perjungiamu rezistoriu matricas (PRM), kurios keicia PDJ juosta fiksuotame ruoze nuo ribinio daznio. Budai, kuriais galima igyvendinti PRM, pavaizduoti 1 pav.

Nuoseklaus PRM jungimo atveju (zr. 1 pav., a), [R.sub.fiksuotas] yra nuosekliai sujungtas su rezistoriu matrica [R.sub.0] [R.sub.n] (Jin, Dai 2012). Keiciant valdymo signalu kombinacijas, kinta bendra grandines varza. Pagrindinis sio PRM igyvendinimo budo trukumas yra tas, kad priklausomai nuo valdymo kombinacijos ir matricos elementu skaiciaus, signalas gali pereiti kelis valdymo metalas-oksidas-puslaidininkis (MOP) tranzistorius. Valdymo tranzistoriu kanalo varza, kuri priklauso nuo tranzistoriaus matmenu ir valdymo signalo itampos lygio, gali daryti itaka bendrajai PRM varzai, todel tranzistoriu itaka yra sunku ivertinti atliekant rezistoriu derinimo proceduras.

Placiausiai naudojama yra lygiagretaus jungimo PRM (zr. 1 pav., b). Siame straipsnyje siulomas metodas, leidziantis projektuoti lygiagretaus igyvendinimo PRM atsizvelgiant i keliamus filtro PDJ derinimo ribu ir zingsnio reikalavimus. Fiksuoto rezistoriaus [R.sub.fiksuotas] verte apskaifiksuotas ciuojama pagal (1):

[R.sub.fiksuotas] = R x 100/(100 - [DELTA][omega]), (1)

cia: R--rezistoriaus verte, apskaiciuota projektuojant aktyvuji RC filtra, [OMEGA]; [DELTA][omega]--filtro PDJ ribinio daznio derinimo riba, isreiskiama procentais.

Rezistoriaus [R.sub.0] verte randama pagal (2), o likusiuju rezistoriu vertes randamos pagal (3) formules.

[R.sub.0] = [R.sub.min[n:0]] x ([2.sup.n] - 1). (2)

[R.sub.n] = [R.sub.0]/[2.sup.n], (3)

cia: n--minimalus PRM valdymo signalu skaicius, tenkinantis filtro PDJ ribinio daznio derinimo ribos ir zingsnio reikalavimus; [R.sub.min[n:0]]--varzos verte, kuri bus gauta sujungus visus [R.sub.0]-[R.sub.n] rezistorius lygiagreciai.

Varzos [R.sub.min[n:0]] verte apskaiciuojama pagal (4) ir (5) formules.

[R.sub.min[n:0]] = [R.sub.fiksuotas] x [R.sub.min]/[R.sub.fiksuotas] - [R.sub.min]; (4)

[R.sub.min] = R x 100/(100 + [DELTA][omega]) (5)

Minimalus PRM valdymo signalu skaicius priklauso nuo keliamu filtro derinimo zingsnio reikalavimu ir yra apskaiciuojamas:

n = [log.sub.2](10 000/100 x [phi] - [DELTA][omega] x [phi] + 1), (6)

cia: [phi]--filtro PDJ ribinio daznio derinimo zingsnis derinimo ribose, isreiskiamas procentais.

Is (6) formules matome, kad nustatant minimalu PRM valdymo signalu skaiciu, butina atsizvelgti i filtro PDJ ribinio daznio derinimo riba, kuri parenkama atsizvelgiant i maksimalu galima komponentu verciu nuokrypi.

Pasiulytas PRM projektavimo metodas neivertina valdymo tranzistoriu kanalo varzos itakos, kai valdymo MOP tranzistorius yra ijungtas (dirba tiesineje veikoje).

Todel, parenkant valdymo tranzistoriaus matmenis, reikia siekti gauti kuo didesni varzos Rn ir valdymo tranzistoriaus kanalo varzos santyki (platinti tranzistoriaus kanalo ploti) (Oshima et al. 2004). MOP tranzistoriaus plocio didinimas galimas iki ribos, ties kuria jo parazitines talpos pradeda daryti itaka filtro daznines charakteristikos parametrams.

Filtro savaiminio derinimo sistemos projektavimas

Integriniuose analoginiuose filtruose dazniausiai naudojamos derinimo sistemos, kurios kompensuoja pasyviu elementu verciu pokycius. Dazniausiai literaturoje sutinkamos aktyviuju RC filtru derinimo sistemos paremtos velinimo kilpos struktura (Heping et al. 2009; Oshima et al. 2004). Todel yra projektuojama tokios strukturos savaiminio derinimo sistema, norint patikrinti pasiulyta aktyviuju RC filtru PRM projektavimo metodika.

Projektuojamos aktyviojo RC filtro derinimo sistemos strukturine schema pavaizduota 2 pav. Derinimo grandineje lyginami dvieju signalu velinimo trukmes--[T.sub.1] ir [T.sub.2] (zr. 3 pav.). Jeigu atraminis signalas [f.sub.atr] yra pakankamai mazo daznio (priklauso nuo IG technologijos, paprastai iki 10 MHz), signalu formavimo grandineje (SFG) suformuota signalo [f.sub.trig] velinimo trukme [T.sub.2] gali buti laikoma pastovia ir nepriklausoma nuo IG gamybos procesu nuokrypiu bei kitu grandyna veikianciu veiksniu.

Signalas [f.sub.atr/4], kuris taip pat yra formuojamas SFG, patenka i derinimo filtra, kur jo velinimo trukmei daro itaka pasyvus komponentai ir juos veikianciu veiksniu nuokrypiai. Komparatoriaus isejimo signalas [K.sub.lygis], nuo kurio skaiciuojama velinimo trukme [T.sub.1], formuojamas priklausomai nuo signalo [f.sub.atr/4] velinimo trukmes ir itampos [U.sub.atr] lygio.

Signalu formavimo itaiso logine schema pateikta 4 pav. Frontu valdomas trigeris, kuris sioje schemoje atlieka fazes detektoriaus funkcija, lygina dvi velinimo trukmes [T.sub.1] ir [T.sub.2] ir savo isejimo signalu [T.sub.lygis] keicia skaitiklio krypti. Skaitiklio formuojamas valdymo kodas keicia vieno is pasyviu komponentu verte ir arteja link valdymo kodo reiksmes, prie kurios issilygina abieju signalu velinimo trukmes. Kadangi skaitiklio valdymas yra diskretus, [T.sub.2] ir [T.sub.1] velinimo trukmes niekada netaps visiskai lygios, bet priartes prie siekiamos vertes 9 tikslumu.

Daznio daliklis sudarytas is keturiu frontu valdomu D tipo trigeriu. Ju isejime formuojami du signalai--[f.sub.atr/8] ir [f.sub.atr/4]--kuriu periodai yra 8 ir 4 kartus ilgesni uz iejimo signalo [f.sub.atr] perioda. Papildomas signalas [f.sub.trig] formuojuomas panaudojus inverteri ir loginio "IR" elementa. Sio signalo periodas lygus [f.sub.atr/8] signalo periodui, taciau darbo ciklas (angl. duty cycle) yra lygus [f.sub.atr] signalo darbo ciklui. Neivertinus loginiu elementu velinimo trukmes, [f.sub.trig] signalo velinimo trukme [T.sub.2] randama taip:

[T.sub.2] = 1/2 x [f.sub.atr]. (7)

Derinimo filtras (5 pav.) yra pirmos eiles zemu dazniu filtras, sudarytas is projektuojamos PRM matricos ([R.sub.atr]) ir kondensatoriaus ([C.sub.atr]). Signalas [f.sub.atr/4] per rezistoriu [R.sub.atr] ikrauna kondensatoriu [C.sub.atr]. Jeigu komparatoriaus atramine itampa [U.sub.atr] (zr. 2 pav.) yra parenkama vertei, lygiai pusei maitinimo itampos, signalo [K.sub.lygis] velinimo trukme [T.sub.1] gali buti uzrasoma (8) (Oshima et al. 2004). Papildomas tranzistorius N1 skirtas staigiai iskrauti kondensatoriu, pasibaigus jo krovimo ciklui.

[T.sub.1] = [R.sub.atr] x [C.sub.atr] x ln (2), (8)

Kondensatoriaus itampa lyginama su [U.sub.atr] reiksme naudojant komparatoriu, kurio principine elektrine schema pateikta 6 pav. Komparatoriaus iejimo pakopa sudaro lenktos kaskodines grandines operacinis stiprintuvas, o isejimo pakopa sudaro bendros istakos stiprintuvas ir inverteris. Talpa [C.sub.komp] sumazina Milerio efekta ir praplecia komparatoriaus stiprinamu dazniu juosta.

Heping et al. (2009) siulomoje filtru derinimo sistemoje PRM valdymo signalui keisti naudojamas nuosekliosios aproksimacijos (angl. successive approximation) analoginisskaitmeninis keitiklis. Skirtingai nuo iprasto skaitiklio, kuriam reikia [2.sup.n] ciklu, kad butu rasta galutine PRM valdymo signalo reiksme, nuosekliosios aproksimacijos metodas trunka n ciklu, kur n yra valdymo signalu skaicius.

Siulomas naujos strukturos skaitiklis, paremtas nuosekliosios aproksimacijos paieskos metodu, kuriame nenaudojamas analoginis-skaitmeninis keitiklis, supaprastinantis derinimo sistema (7 pav.). Siulomame skaitiklyje valdymo kodo d<n:0> verte pradedama keisti nuo vyriausiojo bito, atsizvelgiant i fazes detektoriaus lygi. Jeigu [T.sub.lygis] lygis yra loginis "0", d<n> signalas nustatomas i logini "1"--sumazinama PRM varza ir mazinamas velinimas [T.sub.1]. Kitu signalo [f.sub.atr/8] kylanciu frontu keiciamas d<n-1> bitas. Jeigu [T.sub.lygis] pasikeite is loginio ,1" i logini ,0", d<n> signalas nustatomas i logini "0", o d<n--1> i logini "1". Siuo atveju, pirmame zingsnyje pakeitus d<n> bito lygi, pasiekta PRM varzos verte buvo per maza. Siulomo skaitiklio galutine PRM valdymo kodo reiksme surandama po:

[t.sub.derinimo] = n + 1/[f.sub.atr]/8. (9)

Lyginant su iprastais nuosekliosios aproksimacijos paieskos algoritmais, siulomame skaitiklyje reikalingas vienas papildomas [f.sub.atr]/8 periodas, kad butu pasiekta galutine valdymo signalo d<n:0> verte. Papildomas periodas reikalingas tam, kad butu galima grazinti d<n> valdymo signala is loginio "1" i logini "0". Valdymo kodo reiksmes kitimo laikine diagrama pavaizduota 8 pav.

Fazes detektoriui naudojamas D tipo frontu valdomas trigeris, kuris sudarytas naudojant tikra vienos fazes taktavimo struktura (angl. true single phase clock logic--TSPC) (Chen, Jung 2011). Pagrindinis sio strukturos privalumas yra mazas uzimamas lusto plotas ir velinimo trukme lyginant su tradicines strukturos D tipo frontu valdomais trigeriais.

Skaiciavimo rezultatai

Siulomam PRM projektavimo metodui patikrinti 0,18 um KMOP IG technologijoje yra projektuojamas aktyvusis RC filtras ir jo savaiminio derinimo sistema.

Norint nustatyti technologijos pasyviu komponentu nuokrypiu ribas, suprojektuotas pirmos eiles pasyvus zemu dazniu filtras, kurio PDJ ribinis daznis lygus 10 MHz. 9 pav., a pateikti suprojektuoto pirmos eiles filtro Monte Karlo skaiciavimo rezultatai, kurios metu atsitiktinai keiciami IG gamybos proceso parametrai ir galimi elementu geometrijos nuokrypiai nustatytose ribose, gautose gamintojo atliktu eksperimentiniu matavimu metu. Is rezultatu matyti, kad filtro PDJ ribinio daznio nuokrypis 3 standartiniu nuokrypiu (3[sigma]) ribose nevirsija 30 %.

Apsibrezus, kad R = 10 k[OMEGA], [DELTA][omega] = 30 % ir [phi] = 1,5 %, suprojektuota PRM, remiantis siame straipsnyje siuloma metodika. Is (6) gauta, kad minimalus PRM valdymo signalu skaicius, tenkinantis filtro PDJ ribinio daznio derinimo ribas ir zingsnio reikalavimus, yra lygus 7. Is rezultatu (zr. 9 pav. b-d) matome, kad suprojektuota PRM bus visada galima nustatyti i R = 10 k[OMEGA] verte 9 zingsniu.

Aktyvaus RC filtro derinimo sistemos signalu lygiu laikine diagrama parodyta 10 pav. Skaiciuojant derinimo sistema naudojamas 10 MHz fatr signalas, maitinimo itampa lygi 1,8 V. Nuo 100 ns iki 500 ns visa sistema yra pradinio nustatymo (angl. reset) busenoje, kurios metu valdymo signalo d<6:0> isejimai nustatomi i logini "0".

Suprojektuotos derinimo sistemos PRM valdymo signalo d<6:0> reiksmes paieskos laikine diagrama parodyta 11 pav. Galutines valdymo signalo reiksmes suradimas trunka 8 [f.sub.atr/8] signalo periodus arba 6,4 us. Keiciant temperatura nuo 0[degrees]C iki 80[degrees]C valdymo signalo d<6:0> reiksme kinta atitinkamai nuo 71 iki 53.

Suprojektuotos filtro derinimo sistemos d<6:0> valdymo signalai sujungti su antros eiles zemu dazniu daugelio griztamuju rysiu (DGR, angl. Multiple feedback) strukturos aktyviuoju RC filtru, kurio PDJ ribinis daznis 10 MHz (zr. 12 pav.). Filtro stiprinimas yra vienetinis, todel visi rezistoriai [R.sub.1]-[R.sub.3] pakeiciami i [R.sub.atr] (PRM) ir filtro perdavimo funkcija uzrasoma (10)-(12) israiskomis.

H (s) = [[omega].sup.2.sub.0]/[s.sup.2] + [[omega].sub.0]/Q x s + [[omega].sup.2.sub.0]; (10)

[square root of ([R.sub.2] x [R.sub.3] x [C.sub.1] x [C.sub.2])]/([R.sub.2] + [R.sub.3] + [absolute value of (A)] x [R.sup.3]) x [C.sup.2] = [square root of ([C.sub.1] x [C.sub.2])]/3 x [C.sub.2]; (11)

[[omega].sub.0] = 1/[square root of ([R.sub.2] x [R.sub.3] x [C.sub.1] x [C.sub.2])] = 1/[R.sub.atr] [square root of ([C.sub.1] x [C.sub.2])], (12)

cia: Q--filtro kokybe faktorius; [[omega].sub.0]--filtro PDJ ribinis daznis; A--filtro stiprinimas, lygus [R.sub.2]/[R.sub.l].

Suprojektuoto filtro PDJ priklausomybe nuo valdymo signalo d<6:0>, kuri valdo derinimo sistema, pavaizduota 13 pav. Is paveikslo matome, kad filtro PDJ paklaida [delta] nevirsija 1% temperaturos ruoze nuo 0[degrees]C iki 80[degrees]C. Filtro daznine amplitudes charakteristika, esant rastai derinimo sistemos galutinei reiksmei d<6:0>, pavaizduota 14 pav.

1 lenteleje pateikti suprojektuotos derinimo sistemos parametru palyginimai su kitu autoriu aprasytomis derinimo sistemomis. Lyginant jas tarpusavyje, suprojektuota derinimo sistema pasiekia geriausia filtro derinimo tiksluma (1 %), o derinimo valdymo signalo reiksmes paieskos trukme yra antra pagal spartuma (6,4 [micro]s).

Isvados

1. Temperaturos svyravimai, gamybos procesu netolydumai itakoja IG komponentu vertes. Sie procesai gali pakeisti suprojektuoto filtro daznines charakteristikas, todel integriniuose analoginiuose RC filtruose butina numatyti papildomas derinimo sistemas, kurios kompensuoja minetus verciu pokycius.

2. IG analoginiu RC filtru daznines charakteristikas galima keisti panaudojus skaitmeniniu budu valdomas PRM. Darbe pasiulytas naujas metodas skirtas PRM projektavimui, kuris leidzia apskaiciuoti PRM vertes, kai zinoma PDJ koregavimo ribos ir minimalus zingsnis.

3. PRM valdymo signalus formuoja filtru derinimo sistemos. Labiausiai paplitusios derinimo sistemos yra paremtos velinimo kilpos struktura. Joje PRM valdymo signalu formavimo laikas priklauso nuo skaitiklio architekturos. Autoriu siuloma nauja skaitiklio architektura naudoja nuosekliosios aproksimacijos paieskos algoritma ir suformuoja galutine PRM valdymo signalu reiksme per n + 1 ciklu. Siulomas skaitiklis leidzia atsisakyti sudetingesniu analoginiu-skaitmeniniu keitikliu, kurie iprastai naudojami atliekant nuosekliosios aproksimacijos paieska.

4. Siulomas PRM projektavimo metodas, filtro derinimo sistema, kuri valdo antros eiles zemu dazniu aktyvuji RC filtra, tikrinami juos projektuojant pagal 0,18 um KMOP technologija. Skaiciavimai atlikti naudojant Cadence programine iranga. Pagrindiniai gauti rezultatai:

[[omega].sub.0] - 10 MHz; [DELTA][omega] - 30 %; [phi] - 1%; [t.sub.derinimo] - 6,4 [micro]s.

http://dx.doi.org/10.3846/mla.2016.935

Literatura

Chen, Y C.; Chiu, W. H.; Lin, T. H. 2008. A 120-MHz active-RC filter with an agile frequency tuning scheme in 0.18-[micro]m CMOS, in VLSI Design, Automation and Test: 208-211.

Chen, W. H.; Jung, B. 2011. High-speed low-power true single-phase clock dual-modulus prescalers, Circuits and Systems II: Express Briefs 58(3): 144-148. http://dx.doi.org/10.1109/TCSII.2011.2106351

Du, D.; Li, Y; Wang, Z.; Tan, S. 2006. An active-RC complex filter with mixed signal tuning system for low-IF receiver, in Circuits and Systems: 1031-1034.

Fan, C.; Lu, Y; Mao, C. 2009. Design of a Chebyshev low pass filter with automatic frequency calibration, in Microelectronics & Electronics: 121-124.

Heping, M.; Fang, Y; Yin, S.; Dai, F. F. 2009. A multi-standard active-RC filter with accurate tuning system, Journal of Semiconductors 30(9): 095011. http://dx.doi.org/10.1088/1674-4926/30/9/095011

Jiang, C.; Xie, R.; Li, W.; Huang, Y; Hong, Z. 2011. Reconfigurable low pass filter with Automatic Frequency Tuning for WCDMA and GSM application, in ASIC (ASICON): 1066-1069.

Jin, X.; Dai, F. F. 2012. A 6 th order zero capacitor spread 1MHz-10MHz tunable CMOS active-RC low pass filter with fast tuning scheme, in Circuits and Systems (ISCAS): 1187-1190.

Lim, J.; Cho, Y.; Jung, K.; Park, J.; Choi, J.; Kim, J. 2005. A wide-band active-RC filter with a fast tuning scheme for wireless communication receivers, in Proceedings of Custom Integrated Circuits Conference, 21 September 2005, 637-640.

Oshima, T.; Maio, K.; Hioe, W.; Shibahara, Y. 2004. Novel automatic tuning method of RC filters using a digital-DLL technique, Solid-State Circuits 39(11): 2052-2054. http://dx.doi.org/10.1109/JSSC.2004.835824

Vasilopoulos, A.; Vitzilaios, G.; Theodoratos, G.; Papananos, Y 2006. A low-power wideband reconfigurable integrated active-RC filter with 73 dB SFDR, Solid-State Circuits 41(9): 1997-2008. http://dx.doi.org/10.1109/JSSC.2006.880616

Karolis Kiela [1], Marijan Jurgo [2], Leonid Kladovscikov [3] Vilniaus Gedimino technikos universitetas, Vilnius, Lietuva El. pastas: [1] karolis.kiela@vgtu.lt; [2] marijan.jurgo@vgtu.lt; [3] l.kladovscikov@gmail.com

Table 1. Comparison of the designed filter tuning circuit to
works of other authors

1 lentele. Suprojektuotos filtro derinimo schemos pagrindiniu
parametru zalyginimas su kitu autoriu darbais

Autorius               [[omega].     [DELTA]   [phi]
                        sub.0],      [omega]    , %
                          MHz          , %

Vasilopoulos               4           37       5,1
  et al. 2006
Chen et al. 2008          120          40        5
Lim et al. 2005        2; 5; 10        40       2,5
Oshima et al. 2004         2           28        5
Heping et al. 2009   3; 4; 9.5; 12     --        4
Jiang et al. 2011       0,2; 2         20       2,5
Fan et al. 2009          3,75          40        4
Du et al. 2006             4           25        3
Autoriu darbas            10           30        1

Autorius              [t.sub.    Maitinimo       IG
                     derinimo]     itampa    technologijos
                        , Us         , V       minimalus
                                               matmuo,
                                               [micro]m

Vasilopoulos            16           1            1,2
  et al. 2006
Chen et al. 2008         8          1,5          0,18
Lim et al. 2005         --          1,8          0,18
Oshima et al. 2004      160          --          0,18
Heping et al. 2009      20          2,85         0,35
Jiang et al. 2011       5,5         1,5          0,13
Fan et al. 2009         --          1,8          0,18
Du et al. 2006          --           --          0,18
Autoriu darbas          6,4         1,8          0,18


Caption: Fig. 1. Switched resistor matrix types: a)--series; b)--parallel

1 pav. Perjungiamu rezistoriu matricu igyvendimo budai: a)--nuoseklus; b)--nuoseklus-lygiagretus

Caption: Fig. 2. Design top view of the active RC filter tuning circuit

2 pav. Projektuojamos aktyviojo RC filtro derinimo sistemos strukturine schema

Caption: Fig. 3. Timing diagram of the designed tuning circuit

3 pav. Aktyviojo RC filtro derinimo sistemos signalu laikine diagrama

Caption: Fig. 4. Clock generator logical circuit

4 pav. Signalu formavimo itaiso logine schema

Caption: Fig. 5. Reference filter tuning circuit

5 pav. Derinimo filtro principine elektrine schema

Caption: Fig. 6. Folded cascode comparator used in the tuning circuit

6 pav. Lenktos kaskodines grandines komparatoriaus principine elektrine schema

Caption: Fig. 7. SAR logic used in the tuning circuit

7 pav. Nuosekliosios aproksimacijos skaitiklio logine schema

Caption: Fig. 8. Timing diagram of the proposed SAR (successive approximation register) counter

8 pav. Siulomo nuosekliosios aproksimacijos skaitiklio laikine diagrama

Caption: Fig. 9. a)--cutoff frequency deviation of a first oder pasive filter; b)--resistance of the designed switched resistor bank vs control code; c)--resistance deviation of the designed switched resistor bank when control code is set to 0; d)--resistance deviation of the designed switched resistor bank when control code is set to 127

9 pav. a)--pasyvaus pirmos eiles filtro PDJ ribinio daznio nuokrypis; b)--suprojektuotos PRM varzos priklausomybe nuo valdymo signalo; c)--suprojektuotos PRM varzos nuokrypis, kai valdymo signalas lygus 0; d)--suprojektuotos PRM varzos nuokrypis, kai valdymo signalas lygus 127

Caption: Fig. 10. Timing diagram of the proposed tuning circuit at 27[degrees]C

10 pav. Suprojektuotos derinimo sistemos signalu lygiu laikine diagrama esant 27[degrees]C

Caption: Fig. 11. Switched resistor bank control code d<6:0> value vs different temperature

11 pav. PRM valdymo signalo d<6:0> reiksmes paieska prie skirtingu temperaturu

Caption: Fig. 12. Second order multiple feedback design filter

12 pav. Antros eiles zemu dazniu DGR filtro struktura

Caption: Fig. 13. Bandwidth of the designed 2nd order vs tuning code d<6:0>

13 pav. Suprojektuoto 2 eiles aktyviojo RC filtro PDJ priklausomybe nuo valdymo signalo d<6:0> reiksmes

Caption: Fig. 14. AC magnitude characteristic of the designed 2nd order active RC filter after bandwidth tuning

14 pav. Suprojektuoto 2 eiles aktyviojo RC filtro daznine amplitudes charakteristika po PDJ suderinimo

----------

Please note: Illustration(s) are not available due to copyright restrictions.
COPYRIGHT 2016 Vilnius Gediminas Technical University
No portion of this article can be reproduced without the express written permission from the copyright holder.
Copyright 2016 Gale, Cengage Learning. All rights reserved.

Article Details
Printer friendly Cite/link Email Feedback
Author:Kiela, Karolis; Jurgo, Marijan; Kladovscikov, Leonid
Publication:Science - Future of Lithuania
Article Type:Report
Geographic Code:4EXLT
Date:Jun 1, 2016
Words:3167
Previous Article:Analysis of frequency synthesisers for multistandart wireless transceiver/Daznio sintezatoriu daugiastandarciams bevielio rysio siustuvams IR...
Next Article:Evaluation of integrated analog RC filter structures for multistandard transceivers/Integriniu analoginiu rc filtru strukturu daugiastandarciams...
Topics:

Terms of use | Privacy policy | Copyright © 2021 Farlex, Inc. | Feedback | For webmasters |