Printer Friendly

Design and investigation of 65 nm RF CMOS technology LC-VCO's/ Aukstadazniu, 65 nm KMOP technologijos, LC itampa valdomu generatoriu projektavimas ir tyrimas.

Ivadas

Siuo metu bevielio greitaeigio kompiuterinio tinklo technologijos apima labai daug ir ivairiu standartu, pvz.: WLAN IEEE 802.11a, b, g, h, n, ac, ad, WiMAX IEEE802.16e, m, LTE ir t. t. Norint naudotis keliomis bevielio rysio technologijomis tame paciame itaise butinas daugiastandartis, daugiajuostis siustuvas-imtuvas (angl. multi-standard, multi-band transceiver). Taciau projektuojant siuos siustuvus-imtuvus susiduriama su pagrindine problema--plataus dazniu ruozo (nuo 0,1 GHz iki 10 GHz) realizavimas viename luste (Razavi 2009). Taip pat reiktu pamineti ir tai, kad busimame WLAN IEEE802.11ad standarte aprasytam bevieliam rysiui bus naudojamas nelicenzijuojamas 60 GHz dazniu ruozas ir minetoji problema bus dar aktualesne.

Siustuvas-imtuvas yra pagrindine bevieles duomenu perdavimo sistemos dalis, kurios funkcija yra duomenu priemimas bei issiuntimas. Supaprastinta siustuvo-imtuvo blokine schema pavaizduota 1 pav. Imtuva sudaro mazatriuksmis stiprintuvas (MS), demoduliatorius, zemu dazniu filtras bei zemadazne sistema. Na o siustuvas sudarytas is zemadaznes sistemos, zemu dazniu filtro, moduliatoriaus ir galios stiprintuvo (GS). Bevielio rysio siustuve-imtuve kaip daznio sintezatorius dazniausiai yra naudojama fazes derinimo kilpa FDK (angl. phase locked loop (PLL)). Sis itaisas naudojamas laikiniams signalams atkurti, dazniui generuoti bei sinchronizuoti.

[FIGURE 1 OMITTED]

Klasikine FDK sudaro penki pagrindiniai komponentai (2 pav.): fazes detektorius (FD), kruvio pompa (KP), zemo daznio filtras (ZDF), itampa valdomas generatorius (IVG) ir daznio daliklis ([??]N). FD detektuoja daznio ir fazes neatitikti tarp [f.sub.REF] ir griztamojo rysio [f.sub.DIV] iejimu. Paskui FD generuoja UP arba DN signalus. Siu signalu generavimas priklauso nuo to, ar griztamojo rysio signalo [f.sub.DIV] daznis atsilieka ar pralenkia [f.sub.REF]. Jeigu KP gauna UP signala, tuomet yra generuojamas teigiamas sroves impulsas, priesingu atveju, t. y. gavus DN signala--generuojamas neigiamas sroves impulsas. Is KP sroves impulsai patenka i ZDF, kur yra integruojami bei filtruojami. Gaudamas is ZDF valdymo signala, IVG didina arba mazina isejimo dazni, taip pasalinama fazes paklaida. Taigi, jei FD generuoja UP signala, tuomet IVG daznis didinamas, jei generuoja DN signala--IVG daznis mazinamas. IVG stabilizuojasi tik tuomet, kai [f.sub.REF] ir [f.sub.DIV] iejimu daznis ir faze sutampa. Esant tokiai busenai FDK yra uzrakinta. Taigi, IVG yra vienas is pagrindiniu FDK sudedamuju daliu (Best 2007).

[FIGURE 2 OMITTED]

Dazniausiai aukstadaznese FDK yra naudojami dvieju tipu IVG: ziediniai IVG ir LC-IVG. Ziediniai IVG uzima nedideli plota luste ir gali generuoti plataus valdymo diapazono dazni. Taciau pagrindinis ju trukumas--didelis fazinis triuksmas. LC-IVG gali generuoti auksta dazni esant nedideliam faziniam triuksmui, bet valdymo diapazonas nera platus, o induktyvumo rite uzima dideli plota luste.

Projektuojant daugiastandarcius, daugiajuoscius siustuvus-imtuvus stengiamasi igyvendinti kuo aukstesnio generuojamo daznio, platesnio ir tikslesnio valdymo diapazono, mazu faziniu triuksmu ir galios LC-IVG. Siame straipsnyje pateikiami suprojektuoti ir placiame veikimo diapazone modeliuoti du LC-IVG, kurie gali buti naudojami daugiastandarciuose, daugiajuosciuose siustuvuose-imtuvuose.

LC-IVG projektavimas

Projektuojamu LC-IVG principine elektrine schema pateikta 3 pav. LC-IVG sudaryti is siu pagrindiniu daliu: aukstos kokybes induktyvumo rites (L), varaktoriu ir perjungiamu kondensatoriu bloko (pastarieji elementai kartu su L sudaro LC kontura), abipusio rysio tranzistoriu (M1, M2) ir sroves valdymo bloko (Tiebout 2006).

Perjungiamu kondensatoriu blokas. Suprojektuotu LC-IVG daznis yra valdomas dviem budais, t. y. galimas apytikslis bei tikslus generuojamo daznio nustatymas. Apytiksliai nustatant dazni yra naudojamas perjungiamu talpu blokas. Sis blokas sudarytas is 6 kondensatoriu masyvu, sujungtu lygiagreciai. Priklausomai nuo reikiamos talpos sie masyvai skaitmeniskai, t. y. valdant 6 bitais, ijungiami arba isjungiami. Sis ijungiamu arba isjungiamu talpu masyvu valdymas realizuotas panaudojus NMOP tranzistorius. Kadangi is viso yra 6 nepriklausomos valdymo reiksmes, todel suprojektuotuose LC-IVG is viso galimi 64 skirtingi isejimo dazniai.

Varaktoriu blokas. Tikslus LC-IVG daznio valdymas yra atliekamas naudojant varaktoriu bloka. Sis blokas sudarytas is lygiagreciai sujungtu sukines konfiguracijos NMOP varaktoriu. Keiciama nuo 0,5 V iki 2,5 V isorine itampa Vtune naudojama tiksliam, tiesiskam varaktoriu talpos valdymui (Shu, Synenico 2005).

[FIGURE 3 OMITTED]

Sroves valdymo blokas. Paskutinis LC-IVG blokas sroves valdymo blokas. Sroves valdymas reikalingas siekiant optimizuoti galios sanaudas ir spartesniam LC-IVG susizadinimui bei tiksliam daznio generavimui, kintant aplinkos salygoms, t. y. temperaturai bei maitinimo itampoms. Siame bloke srove skaitmeniskai valdoma 4 bitais.

LC-IVG topologiju projektavimas

Pirmojo LC-IVG topologija pavaizduota 4 pav. Si topologija suprojektuota naudojant profesionalu integriniu grandynu projektavimo programini paketa CADENCE ir TSMC 65 nm KMOP LP/MS/RF technologijos projektavimo bibliotekas.

Tiek LC-IVG1, tiek LC-IVG2 topologijos suprojektuotos laikantis simetrijos. Simetriskas aukstadazniu grandynu projektavimas yra svarbus tuo, kad sumazinami nepageidautini parazitiniai rysiai bei elementai. Projektuojant gauti LC-IVG1 ir LC-IVG2 topologiju bei induktyvumu plotai pateikti 1 lenteleje. Is sios lenteles matyti, kad didziaja topologijos dali uzima induktyvumo L rite. LC-IVG1 si rite uzima 68,75% bendro topologijos ploto, o LC-IVG2-66,67 %.

[FIGURE 4 OMITTED]

Is 4 pav. matyti, kad induktyvumo rite L orientuota topologijos virsutineje dalyje. Rite sudaryta is vienos vijos auksciausio sluoksnio metalo. Kadangi sis metalas yra storesnis bei platesnis nei kiti technologijoje esantys, gaunama auksta rites kokybe. Suprojektuotu riciu kokybes ir induktyvumo dydziai yra tokie: LC-IVG1--Q = 28,15 ir L = 282 pH, LC-IVG2--Q = 30,17 ir L = 220,5 pH.

Perjungiamu kondensatoriu blokas yra suprojektuotas rites apacioje. Bloko viduryje prijungta 6 bitu valdymo syna, kuri sujungia kondensatorius su virsuje esancia simetriskai orientuota galutine valdymo syna.

Bendra varaktoriu bloka sudaro du atskiri blokai, kuriuose yra po 12 lygiagreciai sujungtu varaktoriu. Sie du varaktoriu blokai yra orientuoti simetriskai centro atzvilgiu ir yra perjungiamu talpu bloko sonuose.

LC-IVG1 topologijos apacioje, centre orientuoti abipusio rysio tranzistoriai (angl. cross-coupled transistors) M1 ir M2. Sroves valdymo blokas isskaidytas i dvi simetriskas dalis ir tiesiogiai prijungtas prie abipusio rysio tranzistoriu.

Suprojektuotose LC-IVG1 ir LC-IVG2 topologijose skiriasi tik induktyvumo rites, o kiti blokai yra identiski.

Modeliavimo rezultatai

Siame skyriuje pateikiami abieju LC-IVG topologiju kompiuterinio modeliavimo rezultatai placiame ju veikimo diapazone. Siems modeliavimo rezultatams atlikti buvo naudojami TSMC gamintojo pateikiami 65 nm KMOP LP/ MS/RF technologijos matematiniu modeliu rinkiniai. Sie matematiniai modeliai gaunami statistiskai apdorojant pagamintu bandiniu matavimo duomenis.

LC-IVG1 ir LC-IVG2 generuojamu dazniu valdymo diapazonas pateiktas 5 pav. Sis dazniu diapazonas gautas keiciant varaktoriu bloko valdymo itampos [V.sub.tune] vertes nuo 0,5 V iki 2,5 V ir kondensatoriu bloko valdymo skaitmenines vertes nuo 0 iki 63. Is siu modeliavimo rezultatu matyti, kad LC-IVG1 dazniu diapazonas yra nuo 5,17 GHz iki 6,76 GHz, o antrojo LC-IVG2--nuo 6,33 GHz iki 8,08 GHz.

Faziniu triuksmu kompiuterinio modeliavimo rezultatai pavaizduoti 6 pav. LC-IVG1 fazinis triuksmas esant

[FIGURE 5 OMITTED]

[FIGURE 6 OMITTED]

[FIGURE 7 OMITTED]

maksimaliam dazniui [f.sub.max] = 6,76 GHz ir ties 1 MHz poslinkio dazniu yra lygus ?123,1 dBc/Hz. LC-IVG2 fazinis triuksmas esant [f.sub.max] = 8,08 GHz dazniui yra nezymiai prastesnis ir lygus ?121,6 dBc/Hz.

Abieju LC-IVG laikin?s charakteristikos pavaizduotos 7 pav. Is siu paveikslu matyti, kad esant didziausiems dazniams svyravimai vyksta ties 1,75 V itampa, o amplitud?s yra lygios 0,733 V (LC-IVG1) ir 0,759 mV (LC-IVG2).

Atlikus vartojamosios galios kompiuterini modeliavima nustatyta, kad LC-IVG1 P = 30,47 mW, o LC-IVG2 P = 30,5 mW. Sios galios gautos esant didziausiems dazniams f = [f.sub.max].

Isvados

Suprojektuoti ir isanalizuoti du itampa valdomi LC generatoriai: LC-IVG1 ir LC-IVG2. Kompiuterinis modeliavimas buvo atliktas taikant Cadence programini paketa ir naudojant TSMC 65 nm KMOP LP/MS/RF technologijos projektavimo bibliotekas. Sumodeliavus gauti tokie pagrindiniai LC-IVG parametrai: valdomo daznio diapazonas--nuo 5,17 GHz iki 6,76 GHz (LC-IVG1) ir nuo 6,33 GHz iki 8,08 GHz (LC-IVG2); fazinis triuksmas esant poslinkio dazniui 1 MHz ir maksimaliam neslio dazniui---123,1 dBc/Hz (LC-IVG1) ir -121,6 dBc/Hz (LC-IVG2); vartojamoji galia esant maksimaliam neslio dazniui -30,47 mW (LC-IVG1) ir 30,5 mW (LC-IVG2).

Caption: Fig. 1. Block schematic diagram of wireless transceiver

1 pav. Bevielio rysio siustuvo-imtuvo blokine schema

Caption: Fig. 2. Block diagram of classical phase-locked loop

2 pav. Klasikines fazes derinimo kilpos blokine schema

Caption: Fig. 3. Electrical schematic of the designed LC-VCO's

3 pav. Projektuojamu LC-IVG principine elektrine schema

Caption: Fig. 4. Layout of the LC-VCO1

4 pav. LC-IVG1 topologija

Caption: Fig. 5. Frequency tuning range of the LC-VCO1 and LC-VCO2

5 pav. LC-IVG1 ir LC-IVG2 dazniu valdymo diapazonas

Caption: Fig. 6. Phase noise of LC-VCO1 and LC-VCO2, when f = [f.sub.max]

6 pav. LC-IVG1 ir LC-IVG2 faziniai triuksmai, kai f = [f.sub.max]

Caption: Fig. 7. Time response of the LC-VCO, when f = [f.sub.max]

7 pav. Laikines LC-IVG charakteristikos, kai f = [f.sub.max]

http://dx.doi.org/ 10.3846/mla.2014.29

Literatura

Best, R. 2007. Phase locked loops: design, simulation, and applications. 6th ed. New York: McGraw-Hill Professional. 490 p.

Razavi, B. 2009. Multi-decade carrier generation for cognitive radios, IEEE Symposium on VLSI Circuits, 16-18 June, 2009, Kyoto, Japan, 120-121.

Shu, K.; Synenico, E. S. 2005. CMOSPLL synthesizers: analysis and design. New York: Springer. 232 p.

Tiebout, M. 2006. Low power VCO design in CMOS. Berlin: Springer. 144 p.

Vytautas Macaitis (1), Vaidotas Barzdenas (2)

Vilniaus Gedimino technikos universitetas

El. pastas: (1) vytmacaitis@gmail.com; (2) vaidotas.barzdenas@vgtu.lt
Table 1. Area of the LC-VCO1 and LC-VCO2 layouts

1 lentele. LC-IVG1 ir LC-IVG2 topologiju plotas

LC-IVG Nr.         LC-IVG1               LC-IVG2

Matmuo             Ilgis,     Plotis,    Ilgis,     Plotis,
                   [micro]m   [micro]m   [micro]m   [micro]m

Rites matmenys     285        230        255        205

Rites plotas       0,066 [mm.sup.2]      0,052 [mm.sup.2]

LC-IVG matmenys    285        335        255        305

LC-IVG plotas      0,096 [mm.sup.2]      0,078 [micro][m.sup.2]
COPYRIGHT 2014 Vilnius Gediminas Technical University
No portion of this article can be reproduced without the express written permission from the copyright holder.
Copyright 2014 Gale, Cengage Learning. All rights reserved.

Article Details
Printer friendly Cite/link Email Feedback
Author:Macaitis, Vytautas; Barzdenas, Vaidotas
Publication:Science - Future of Lithuania
Article Type:Report
Geographic Code:4EXLT
Date:Apr 1, 2014
Words:1529
Previous Article:Hexapod walking robot energy consumption dependence on different gaits and speed while moving on even terrain/ Sesiakojo roboto energijos sanaudu...
Next Article:Design of a 65 nm CMOS comparator with hysteresis/ 65 nm KMOP technologijos histerezinio komparatoriaus projektavimas.
Topics:

Terms of use | Copyright © 2017 Farlex, Inc. | Feedback | For webmasters